什么时候使用DDR终端稳压器
在存储器中，对于Bit line较少的数据传输中，我们通常使用传统无源总线终端电阻器（戴维南端接法）将DDR传输线阻与电源阻抗进行匹配，这样可以有效降低成本。
但是在多个Bit line共享一个VTT电源，在DDR数据读写中，为了保证接收端数据读写的正确性，Vin必须大于或小于Vref电压125mV才能保证比较器正确翻转，那么我们以DDR4为例，假设共有50个Bit lines，那么传统的源总线终端电阻器（戴维南端接法）就必须要考虑功耗问题，特别是在High-bit line与Low-bit line不对称时,此时不得不降低RP电阻值。
调试DDR终端稳压器
在这里我使用的是TI的TPS51200，它是一个具有用于 DDR2、DDR3、DDR3L 和 DDR4 的 VTTREF 缓冲基准的 3A 灌电流/拉电流 DDR 终端稳压器。相比一些DCDC方案比较。它减少了器件数量，节省了板子的空间和系统成本。
那这里我将这个方案应用到了我公司的一个项目上，做了一个ZYNQ的核心板卡。同时也让我第一次在LDO这种芯片上面翻了车
调试过程中的问题
总得来说这个TPS51200这个芯片还是比较好调试的，那我遇到了以下几个问题：
我没有忽略了它的三颗10uF陶瓷电容作为负载，这是导致VTT输出开始振荡
加上我将
Sense引脚设置在了负载末端，这加剧了负反馈电路的自激振荡，使得整个芯片发热量巨大不过按照官方手册，这样接没有太大的问题，只要不要走太长了，不然需要额外增加电容滤波
另外我也看见了网上说不管它也通常不会引起芯片工作不正常，只不过可能需要对电压上进行略微补偿，当然我个人还是建议搞硬件的不要太宽心了，一朝被蛇咬十年怕井绳
我解决问题的方式也很直接，将三颗遗忘的10uF电容补上电路就恢复正常了，因为本身电路的布局没有问题，只不过这是我第一次遇到这种问题，怎么也想不到一个LDO会有这样的问题。
不过这里我还是佩服赛灵思的FPGA芯片，在VTT变的那么糟糕的情况下，依旧不影响对DDR的读写操作，应该是得益于它的DDR链路自适应吧。
